Анотация

---

Дисциплината: “ Проектиране на цифрови схеми с използване на FPGA и Verilog “, се изучава от студентите в 2 семестър. В нея се употребяват FPGA китове на фирма Altera и се изучава и използва език за дизайн на електронни схеми – Verilog. Синтезират се различни електронни устройства и чрез програмният език Verilog, се прави тяхната симулация. Материалът е разпределен в 30 часа лекции и 30 часа упражнения.
Упражненията се извършват върху макети, а симулацията е на компютър, като за целта е оборудвана зала 513-1Е.

Съдържание

---

Тема 1. FPGA – принципи на действие.
1.1. Основни характеристики;
1.2. Съвременни разновидности.
1.3. Процес на проектиране на цифрови устройства, чрез FPGA.
Тема 2. Видове FPGA. Развойни средства (китове) на Altera.
2.1. Обща структура на интегралните схеми;
2.2. Степен на интеграция;
2.3. Основни схемотехнически и архитектурни параметри и характеристики.
Тема 3. Език за дизайн на електронни схеми – Verilog.
3.1. Създаване на проект;
3.2. Базови източници на сигнали;
3.3. Йерархия на проекта
Тема 4. Език за дизайн на електронни схеми Verilog – описание на езика.
4.1. Въведение;
4.2. Типове данни;
4.3. Типове вериги;
4.4. Оператори;
4.5. Функции;
4.6. Процедури;
4.7. Системни функции;
Тема 5. Език за дизайн на електронни схеми Verilog.
5.1. Йерархически структури;
5.2. Модули и макромодули;
5.3. Поведенческо описание.
Тема 6. Език за дизайн на електронни схеми Verilog – използване на Finite State Machines (FSM).
6.1. Дизайн на синхронна и асинхронна логика
6.2. Реализация на FSM за разпознаване на специфични последователности от сигнали;
6.3. Трансформация на състоянията;
Тема 7. Работа с Verilog .
7.1. Дизайн на синхронна логика;
7.2. Дизайн на асинхронна логика;
7.3. Дизайн на аритметични схеми;
7.4. Дизайн на комбинационни схеми;
Тема 8. RAM – модули. Процесори – прости и подсилени.
8.1. Дизайн на RAM – модули;
8.2. Дизайн на процесори – прости и подсилени.